高速数字晶体振荡器的设计应用

设计时钟生成和分配,今天的高速数字电子系统设备对设计提出了许多挑战.在更高的速度,传输线和他们的组件表现不同它们以较低的速度运行,产生这样的信号完整性问题,如抖动,噪声,反射和如果没有正确指定和配置串扰.因此,当设计师接近一个项目那将有一个高速数字应用程序,他们必须考虑各种信号完整性低速时不需要的规定应用.

规划高速数字化的关键挑战,项目包括：

最大限度地减少定时抖动.这对于高速应用是至关重要的速度要求,高频电子产品要低定时抖动.不仅石英晶体振荡器抖动特性差影响数据错误,但也可能导致失败使用此源作为参考的锁相环如果源要用作显示时钟参考,结果将是模糊的显示.通常,信号通过的速度越快过渡区域,系统抖动越小生产（见图1）.

减少排放.在高速应用中,产生电磁干扰（EMI）的可能性显着增加.关于EMI降噪的FCC规定正在变得越来越多,更快的数字速度更严格.设计师需要解决传输等特性线,差分信号,信号幅度和谐波含量以最大化能量将被送到负载,从而减少能量排放量.

确保稳定性.一般来说,设计高性能要求的电子产品,对于石英贴片晶振的时钟稳定性要求更高.时钟性能不稳定会导致误码率增加,错误无论是数据系统中的数据还是错过的数据它们是本地或广域系统.

传输线阻抗匹配.该产品整个传输的阻抗和长度必须测量线并与每个线匹配终止.如果忽略阻抗匹配,可能发生发射,串扰和反射.

电源考虑因素.这里的首要考虑是确保晶振,时钟晶体振荡器无噪音.低电源消耗今天的要求也在增加更高速的系统.

一种有效的方法论实现最佳系统性能的关键在高速应用程序开始有效时钟生成和分配的设计方法.简而言之,设计师应该采用一个作为一个完整的解决各种时钟生成和分配组件的方法解决方案,而不是单个部分.小心关注选择适当的组件和电路分配方法应在项目的开始,牢记各组成部分之间的相互关系.进一步,重要的是要考虑所有有源和无源元件的特性阻抗随着设计的进展,操作频率.

正确选择以下时钟生成和分配组件是必不可少的（见图2）：

1.晶体振荡器,有源晶振及其输出逻辑

2.时钟驱动程序,在某些情况下会包含启用功能

3.5V或3V电源的CMOS转换器

4.传输线（双绞线,同轴电缆,PCB走线）