遥遥领先卡迪纳尔高性能时钟振荡器编码曝光

遥遥领先卡迪纳尔高性能时钟振荡器编码曝光，高速串行总线体系结构是当今高性能设计的规范。而并行总线标准经过一些变化，串行总线在多个市场和设备上建立起来——计算机、手机、娱乐系统等等。串行总线提供了性能优势和设计简化（更少的迹线）在电路和板布局中。串行数据链路在传输来自在处理系统中一点对另一点。为了确保准确的交付和接收，数字系统中的数据由时钟和数据恢复（CDR）电路控制，该电路随后充当数据系统中的握手。这个准确接收和解释数据的关键是准确地知道时钟边沿在哪里在任何时间点。

由于发射和接收设备可以在任何地方——从同一个桌面到在世界上，每个不同的位置或环境都有影响，可以影响时钟边缘如何从发送数据的时间到设备接收和解释数据的时间。这些影响是多方面的，包括温度、物理运动/振动，甚至时钟信号产生的架构。最终结果是无论是否拥有准确的数据，在任何系统中，“不”显然都不是一个选项。对于最终用户来说，这可能意味着体验质量差，互联网会话和相关服务中断（语音质量差视频内容的观看体验或损坏的数据文件内容）。作为衡量标准的性能特征时钟边缘的精确程度与预期位置的关系被称为“抖动”。有三种量化通常用于测量的抖动：
1.相位/RMS抖动——这可以被视为“精细聚焦”测量。这通常被称为“绝对抖动”是指时钟边缘位置与原本位置的全部差异
理想情况下——通常通过用网络分析仪测量信号的相位噪声来揭示（图a）；

2.峰值抖动和峰间抖动，每一种都可以被认为是“过程”测量，并被打破归结为两个特征：
a.周期抖动（也称为周期抖动）任何一个时钟周期与理想或平均时钟之间的差异，周期——通常通过用示波器测量信号周期来显示（图B），以及

b.周期间抖动——任意两个相邻时钟周期的持续时间差异。对于微处理器和RAM接口中使用的某些类型的时钟生成电路，也可测量使用示波器（图C）
抖动性能/规格限制已由ITU-T、Telcordia等标准化机构确定以及IEEE。本地以太网（IEEE）抖动的规范和测试方法与SDH不同/SONET/SyncE（ITU-T，Telcordia）。

随着下一代串行标准的数据速率的提高，模拟异常对信号完整性和质量的影响比以往任何时候都大。信号通路中的导体，包括电路板迹线、过孔、连接器，以及布线表现出具有降低信号电平的回波损耗和反射的更大的传输线效应，引起偏斜，并增加噪声，从而增加抖动。然而，一切都从基本系统时钟信号开始（SYSCLK或主时钟）。除了时钟信号的显著性能特性外根据所使用的体系结构和设计方法，信号可以显著变化——超过10倍。遥遥领先卡迪纳尔高性能时钟振荡器编码曝光.
实现了一个没有过多性能保护带（因此也没有过多成本）的系统设计专注于提供关于用于创建符合每个时钟信号的时钟信号的不同架构的更新具体的高速串行数据（HSSD）实现方案。特定抖动类型、定义和合规性测试方法已经有了很好的文档，这里不再赘述。
用于创建系统时钟的主要基础组件是石英晶体振荡器（“XO”），这是一种已使用多年的成熟技术。晶体振荡器本身具有固有的抖动特性它们的输出抖动将基于设计/电路以及它们的单价而变化。智能系统设计师意识到系统/产品/设计的总成本本身就是一个需要满足的“规范”。本文介绍了用于与推荐表一起创建信号的方法，以帮助潜在用户避免产生比必要的更高的组件成本。

在Pletronics，我们提供包含上述每种技术的解决方案：高频晶体基波，泛音、整数-N和分数-N。执行每种产品都是为了向客户提供最有效的解决方案性价比高。表1列出了当今每种最流行的串行数据约定所使用的技术。表2包含可在系统设计材料清单上调出的具体零件号每个。与任何市场领先的公司一样，Pletronics的产品也在不断发展，以使我们的客户能够保持竞争优势。